27/05/2026
華為在2026國際電路與系統研討會上，由何庭波首次提出半導體新原則「韜（τ）定律」，並發表相關論文。「韜定律」以「時間（τ）」作為核心衡量指標，建立從晶體管到數據中心整體計算堆棧的統一優化目標，是登納德縮放後的重要新理論。預計至2031年，透過該定律可使高端晶片晶體管密度達到約等同1.4奈米製程水準。
技術驗證與效益：
- 行動SoC：邏輯摺疊技術在同製程下提升55%晶體管密度、41%能效。
- AI系統：結合新架構（統一記憶語義總線、Hi-ONE光學I/O、3D摺疊）預計2035年硬體整合度提升逾100倍。
晶片技術路線：
- 未來將從局部邏輯摺疊進化為多層（3層以上）堆疊架構。
- 關鍵支撐技術包括：低溫混合鍵合與TSV（矽通孔）位置下移，可提升佈線資源利用率。
- 至2026–2035年，晶體管密度可達約4億個/mm²，並推動CPU頻率邁向4GHz以上。
3D堆疊發展：
- 3D堆疊將取代2.5D封裝，解決擴展瓶頸，實現記憶體、互連與邏輯的同步擴展。
- 2030年前仍採Chiplet、2.5D與混合鍵合技術；之後3D堆疊成為主要性能擴展方式。
- 昇騰990預計首次導入邏輯摺疊於AI加速器。
互連技術變革：
- 銅互連在Tb/s頻寬下將受限，需轉向光互連。
- 華為提出Hi-ONE光互連引擎，單模組可達8 Tb/s，並大幅提升傳輸距離與效率，支持大型數據中心。
戰略觀點：
- 半導體競爭重心將從單一製程節點轉向「時間（τ）」與系統級優化。
- 封裝技術、記憶體頻寬與互連架構的重要性，已與先進製程節點並列。
資料來源：aastocks
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